TSMC 로고 [사진=TSMC 홈페이지 캡처]
16일(현지시간) 로이터통신에 따르면 미국 실리콘밸리에서 열린 TSMC 기술 심포지엄에서 연구개발(R&D) 담당 미위제(YJ 미) 부사장은 이같이 밝혔다.
EUV 노광장비는 7㎚(나노미터=10억분의 1m) 이하 초미세 반도체 공정 구현에 필수 장비로 전 세계에서 ASML이 독점 생산한다. 특히 '하이 NA EUV'는 현 시점에서 가장 최첨단인 차세대 EUV 노광장비다.
앞서 올 초 미국 인텔이 ASML의 양대 고객인 TSMC와 삼성전자보다 먼저 이 장비 도입 계약을 맺어 시장을 놀라게 했다. 당시 팻 겔싱어 인텔 CEO는 피터 베닝크 ASML CEO에 직접 전화를 걸어 지원을 요청한 것으로 알려졌다. 인텔은 2025년까지 이 장비를 통한 제품 생산에 나설 방침이다.
ASML 장비 확보를 놓고 인텔·TSMC와 치열한 경쟁을 벌이는 입장인 삼성전자의 경우 아직 해당 장비 도입 여부가 공식적으로 밝혀진 바 없다.
이재용 삼성전자 부회장이 14일(현지시간) 네덜란드 에인트호번에 위치한 ASML 본사에서 피터 베닝크(Peter Wennink) ASML CEO와 협력 방안을 논의했다. [사진=삼성전자 제공]
미위제 부사장은 하이 NA EUV를 이용한 반도체 양산 시기는 밝히지 않았다. TSMC의 비즈니스 개발 선임부사장인 케빈 장은 2024년에는 하이 NA EUV를 양산에 투입할 준비가 돼 있지는 않을 것이라면서 주로 협력사들과 양산 준비 연구에 사용할 것이라고 말했다.
반도체 컨설팅업체 테크인사이트의 댄 허치슨 칩 이코노미스트는 "하이 NA EUV는 반도체 기술을 선도하는 차세대 주요 혁신 기술"이라면서 TSMC가 이를 2024년에 확보했다고 밝힌 데 대해 "가장 앞선 기술을 더 빨리 얻게 됐다"고 분석했다.
TSMC는 심포지엄에서 2025년 양산을 목표로 하는 2나노 공정 기술에 관해 설명했다. TSMC는 15년간 개발한 종이처럼 얇고 긴 모양의 '나노시트'(Nano Sheet) 트랜지스터 기술을 2나노 공정에 최초 적용해 반도체 작동 속도와 전력 효율성을 높일 계획이다.
강경주 한경닷컴 기자 qurasoha@hankyung.com
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